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用于电磁散射分析的积分方程快速直接求解法研究及进展 被引量:1
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作者 胡俊 荣志 +1 位作者 郭翰 聂在平 《电波科学学报》 EI CSCD 北大核心 2020年第1期26-33,共8页
介绍了一系列用于电磁散射分析的积分方程快速直接求解方法,旨在显著缓解或避免积分方程迭代求解收敛缓慢甚至不收敛的问题,为积分方程提供一个快速稳定的数值求解手段.文中详细介绍了快速直接求解方法的优点、应用以及国内外的研究动态... 介绍了一系列用于电磁散射分析的积分方程快速直接求解方法,旨在显著缓解或避免积分方程迭代求解收敛缓慢甚至不收敛的问题,为积分方程提供一个快速稳定的数值求解手段.文中详细介绍了快速直接求解方法的优点、应用以及国内外的研究动态;重点讨论了几种不同的方法,分别为分级矩阵(hierarchical matrices,-matrices)以及分级非对角低秩矩阵(hierarchically off-diagonal low-rank matrices,HODLR),包括每种方法的构建以及分解求逆方式;对各个方法的优缺点展开了进一步讨论;给出了各个方法的分解以及内存复杂度和复杂飞机模型的电磁散射分析数值算例来证明各个方法的效率和精度.最后,对快速直接求解方法当前仍然存在的主要挑战和可能的策略进行了简略的讨论以及展望. 展开更多
关键词 电磁散射分析 电磁积分方程 快速直接求解方法 分级矩阵 分级非对角低秩矩阵(HODLR)
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LPA&CCP在28nm设计DFM签收中的应用
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作者 陈志荣 康晓辉 《中国集成电路》 2012年第11期43-49,共7页
本文主要阐述包括Litho、CMP(Chemical Mechanical Planarization)等加工工艺相关的DFM规则检查对于28nm设计的必要性,及如何利用Cadence的LPA(Litho Physical Analyzer)与CCP(Cadence CMP Predictor)工具在设计实现阶段排除DFM问题,避... 本文主要阐述包括Litho、CMP(Chemical Mechanical Planarization)等加工工艺相关的DFM规则检查对于28nm设计的必要性,及如何利用Cadence的LPA(Litho Physical Analyzer)与CCP(Cadence CMP Predictor)工具在设计实现阶段排除DFM问题,避免流片阶段因为DFM规则违例的修复带来昂贵的设计开销。考虑到IP或模块应用的可重复性,所以模块级DFM检查的准确性及易操作性对于后续的全芯片的DFM设计快速收敛非常重要。本文阐述28nm设计模块级DFM分析流程的同时,涉及的内容还包括DFM检查在物理设计流程中集成及模块与顶层设计之间DFM分析快速收敛的实现方法。 展开更多
关键词 MODEL-BASED DFM LPA CCP LPC CMP EDI STA HOTSPOT
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行为级模型功能比对验证的自动方法学
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作者 廖璐 候春源 +5 位作者 李跃平 王美 刘欢艳 黄丞权 徐南南 董丽霞 《电子技术应用》 2019年第8期63-67,共5页
在混合信号芯片设计领域,Verilog/Systemverilog/VHDL等行为级模型被广泛应用于描述模拟和混合信号模块的电路特性,用以帮助实现更快速全面的全芯片功能验证。为了保证正确、有效和全面的全芯片功能验证,电路模块的行为级模型和晶体管... 在混合信号芯片设计领域,Verilog/Systemverilog/VHDL等行为级模型被广泛应用于描述模拟和混合信号模块的电路特性,用以帮助实现更快速全面的全芯片功能验证。为了保证正确、有效和全面的全芯片功能验证,电路模块的行为级模型和晶体管级设计之间的功能比对验证(Behaviorvs.Schematic,BVS)非常关键。在此之前,利用现有的EDA工具,只能进行逻辑状态的BVS矢量检查,而不能进行实数类型的矢量检查。为了更好地描述模拟和混合信号模块的行为特性,采用了Wreal模型和SV-UDT(Systemverilog-UserDefinedType),因此对EDA工具提出了新的要求,需要其支持实数类型的矢量检查。本文描述了一种行为级模型功能比对验证的自动方法学,基于CadenceXPS仿真器的矢量检查功能,可以同时实现逻辑状态和实数类型的自动比对检查。实数类型矢量检查是向EDA供应商Cadence提出的一种新的概念和需求,且已经在XPS仿真器中成功实现。 展开更多
关键词 功能比对验证 BVS Wreal模型 实数类型矢量检查 XPS 覆盖率全面的输入激励
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High-Speed SFP+ Signal Integrity Simulation and Measurement
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作者 Jinsong Hu Runjing Zhou 《通讯和计算机(中英文版)》 2014年第4期371-377,共7页
关键词 信号完整性 SFP 测量 仿真 设计质量 模拟方法 电源完整性 EDA工具
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数百万门芯片设计的物理原型设计方法
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作者 Wei-Jin Dai Michel Courtoy 《电子产品世界》 2003年第05B期29-30,38,共3页
关键词 SOC 数百万门芯片 物理原型 层次化 时序封闭性
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130nm/90nm工艺下IC设计链中的功耗优化解决方案
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作者 李冰 《中国集成电路》 2005年第2期43-45,共3页
随着芯片复杂度的提高,EDA工具在整个设计链中越来越重要;随着工艺特征尺寸的缩小以及手持设备的不断普及,集成电路面临着越来越严重的功耗挑战。因此在IC设计链中优化功耗显得尤为必要。本文在分析了低功耗设计重要性的基础上,重点阐... 随着芯片复杂度的提高,EDA工具在整个设计链中越来越重要;随着工艺特征尺寸的缩小以及手持设备的不断普及,集成电路面临着越来越严重的功耗挑战。因此在IC设计链中优化功耗显得尤为必要。本文在分析了低功耗设计重要性的基础上,重点阐述了一个典型的基于EDA工具的低功耗设计流程,并描述了各阶段为了降低功耗所采取的措施,最后给出了ARM1136JF-S芯片实例。实验结果表明,使用本文的低功耗实现方法可降低功耗40%。 展开更多
关键词 设计链 90nm工艺 解决方案 功耗优化 IC EDA工具 低功耗 手持设备 特征尺寸 设计流程 复杂度 芯片
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设计与制造之间的界面优化
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作者 JasonSweis JudyHuckaby +3 位作者 BobNaber TomLaidig DougVanDenBroeke FungChen 《集成电路应用》 2006年第9期34-37,共4页
在设计商和制造商之间构建一种信息交流的平台可以提高产能和良率。
关键词 设计流程 制造行业 界面优化 分辨率增强技术 合作关系 可制造性 合理利用 亚波长 EDA 平台
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准时性-高级定制设计的要求(下)
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作者 Ted Vucurevich Lavi Lev 《中国集成电路》 2004年第2期42-46,共5页
本节阐述用于融合了模拟、定制数字、RF或基于数字单元的电路的混合信号设计的高级定制设计(ACD)方法。这类设计需要快速、硅精度的设计方法。
关键词 准时性 高级定制设计 混合信号设计 ACD 电路设计 自下而上设计 硅精度
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准时性—高级定制设计的要求(上)
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作者 Ted Vucurevich Lavi Lev 《中国集成电路》 2004年第1期44-49,共6页
1.概述过去10年间对模拟、定制数字、RF和混合信号设计的需求呈指数增长。效益及竞争正迫使定制设计队伍采纳先进工艺技术而且把以前独立的IC功能块集成到单片上。事实上,许多设计队伍被迫跳过工艺节点在0.18微米、0.13微米、甚至纳米... 1.概述过去10年间对模拟、定制数字、RF和混合信号设计的需求呈指数增长。效益及竞争正迫使定制设计队伍采纳先进工艺技术而且把以前独立的IC功能块集成到单片上。事实上,许多设计队伍被迫跳过工艺节点在0.18微米、0.13微米、甚至纳米工艺上进行大规模数字逻辑集成。由于市场的驱动不得不实现复杂性和物理效应都呈指数增长的设计。 展开更多
关键词 准时性 IC设计 高级定制设计 物理效应 经济成本
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彻底扭转颓势
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作者 Chi-Ping Hsu 《集成电路应用》 2009年第5期23-23,共1页
在当前的经济形势下,很多设计界人士都处在痛苦和挣扎的境况中,并且在全世界范围内,不少人生活的方方面面都受到了伤害。历史经验还告诉我们,只有很少的公司曾经有过从低谷或衰退中“求生”的经历。
关键词 扭转 经济形势 世界范围 历史经验
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纳米IC的连线设计
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作者 Lavi Lev Ping Chao 《世界产品与技术》 2003年第2期41-44,共4页
连线是任何纳米级设计方法中核心部分,没有这种方法,设计人员就不能在适当的时间里设计出大量的复杂纳米级IC。
关键词 连线设计 纳米级集成电路 IC 延时 交叉线耦合 收敛方法
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纳米IC的连线设计
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作者 Lavi Lev Ping Chao 《世界产品与技术》 2003年第3期61-64,共4页
(接上期) 纳米物理分析要求 每个处理级别的变化都会带来新的挑战。在90纳米级使用铜导线会带来比通常更多、更为困难的问题。这些问题使获得精确的分析信息更为困难。成功的纳米设计需要再在设计流程中使用纳米级别的分析工具。这些工... (接上期) 纳米物理分析要求 每个处理级别的变化都会带来新的挑战。在90纳米级使用铜导线会带来比通常更多、更为困难的问题。这些问题使获得精确的分析信息更为困难。成功的纳米设计需要再在设计流程中使用纳米级别的分析工具。这些工具应该不仅指出问题,还应提供定位问题的指导。 展开更多
关键词 纳米IC 连线设计 集成电路 数据库 信号电迁移 延迟计算
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覆盖评估用SystemVerilog
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作者 Thomas LAnderson 《电子设计技术 EDN CHINA》 2007年第6期124-124,共1页
设计与验证行业正处于SoC(单片系统)器件设计与验证的两个重要趋势交叉点上:采用SystemVerilog HDVL(硬件描述与验证语言),以及覆盖评估准则的角色日益关键。对Symstem Verilog的兴趣容易理解.这个IEEE标准语言具有针对RTL(寄存... 设计与验证行业正处于SoC(单片系统)器件设计与验证的两个重要趋势交叉点上:采用SystemVerilog HDVL(硬件描述与验证语言),以及覆盖评估准则的角色日益关键。对Symstem Verilog的兴趣容易理解.这个IEEE标准语言具有针对RTL(寄存器传输级)设计的特性、高级建模、测试平台创建.以及断言规定。 展开更多
关键词 SYSTEMVERILOG 评估 覆盖 器件设计 寄存器传输级 标准语言 单片系统 硬件描述
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A single layer zero skew clock routing in X architecture 被引量:1
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作者 SHEN WeiXiang CAI YiCi +2 位作者 HONG XianLong HU Jiang LU Bing 《Science in China(Series F)》 2009年第8期1466-1475,共10页
With its advantages in wirelength reduction and routing flexibility compared with conventional Manhattan routing, X architecture has been proposed and applied to modern IC design. As a critical part in high-performanc... With its advantages in wirelength reduction and routing flexibility compared with conventional Manhattan routing, X architecture has been proposed and applied to modern IC design. As a critical part in high-performance integrated circuits, clock network design meets great challenges due to feature size decrease and clock frequency increase. In order to eliminate the delay and attenuation of clock signal introduced by the vias, and to make it more tolerant to process variations, in this paper, we propose an algorithm of a single layer zero skew clock routing in X architecture (called Pianar-CRX). Our Planar- CRX method integrates the extended deferred-merge embedding algorithm (DME-X, which extends the DME algorithm to X architecture) with modified Ohtsuki's line-search algorithm to minimize the total wirelength and the bends. Compared with planar clock routing in the Manhattan plane, our method achieves a reduction of 6.81% in total wirelength on average and gets the resultant clock tree with fewer bends. Experimental results also indicate that our solution can be comparable with previous non-planar zero skew clock routing algorithm. 展开更多
关键词 clock routing single layer X architecture zero skew
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基于PSL语言的数字集成电路功能覆盖率测试
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作者 张俊 吕宗伟 《电子设计技术 EDN CHINA》 2005年第6期72-72,74,80,共3页
设计复杂度的增加、IP重用等当前复杂SoC/ASIC设计的特性要求对设计的功能进行更加充分的验证.基于PSL的功能覆盖率分析与传统的代码覆盖率分析共同构成了一个完整的衡量电路验证质量的尺度,这一全新设计方法学的使用将有效提高验证的... 设计复杂度的增加、IP重用等当前复杂SoC/ASIC设计的特性要求对设计的功能进行更加充分的验证.基于PSL的功能覆盖率分析与传统的代码覆盖率分析共同构成了一个完整的衡量电路验证质量的尺度,这一全新设计方法学的使用将有效提高验证的质量和效率. 展开更多
关键词 PSL 电路功能 数字集成 测试 语言 ASIC设计 代码覆盖率 设计方法学 复杂度 验证 SOC 质量
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A Preconditioned Recycling GMRES Solver for Stochastic Helmholtz Problems
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作者 Chao Jin Xiao-Chuan Cai 《Communications in Computational Physics》 SCIE 2009年第7期342-353,共12页
We present a parallel Schwarz type domain decomposition preconditioned recycling Krylov subspace method for the numerical solution of stochastic indefinite elliptic equations with two random coefficients.Karhunen-Loev... We present a parallel Schwarz type domain decomposition preconditioned recycling Krylov subspace method for the numerical solution of stochastic indefinite elliptic equations with two random coefficients.Karhunen-Loeve expansions are used to represent the stochastic variables and the stochastic Galerkin method with double orthogonal polynomials is used to derive a sequence of uncoupled deterministic equations.We show numerically that the Schwarz preconditioned recycling GMRES method is an effective technique for solving the entire family of linear systems and,in particular,the use of recycled Krylov subspaces is the key element of this successful approach. 展开更多
关键词 Recycling GMRES domain decomposition additive Schwarz preconditioner stochastic Helmholtz equation
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